● 概要
TurboConcept社は、コード・カバレッジとスループット・レベルが選択できるいくつかのTPCデコーダ・コアを提供しています。すべてのコアは、パリティおよび拡張ハミング符号を対応しています。BCHダブル・エラー訂正オプションを選択することも可能です。これらのコードは、通常、非常に低いビット・エラー・レート（BER<1E - 8）範囲でより良いパフォーマンスを提供する一方、より複雑なコアにつながります。低いコード・レート（2 / 3以下）に達成可能な 3次元コードもオプションで対応可能。一般的にTPCソリューションは、非常に低いエンコーダ/デコーダのハードウェア複雑度で最高のスループットを達成するため魅力的です。これらはコアは、高符号化率（3 / 4以上）で、中から大規模なブロック・サイズ（4kから16kのブロックサイズ）に対して、優れたBER性能を提供しています。本質的にターボ畳み込み符号よりも柔軟性は低いですが、大きいブロックサイズと符号化率のセットの際、処理を短縮することができます。
FEC技術：TPC
- リティおよび拡張ハミング符号
- BCHダブル・エラー訂正コード - オプション
- 3次元コードのサポート - オプション
- 柔軟なブロックサイズ/コードレートをサポートする為の短縮（Shortening）（行、列、ビット）
● 特徴
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スループット・プロファイル（4回繰り返し時の符号ビットレート）：
- TC3401：最大120 Mbps
- TC3404：最大420 Mbps
- BCHダブル・エラー訂正コード をオプションでご提供。 - BER<1E-8時でより優れたEb/N0を達成
- 3次元コード をオプションでご提供。 - 低符号化率（2/3以下）を達成
- 行の、列、ビットの短縮により、正確なブロックサイズ適応機能
- 瞬時のコード・スイッチ（パケット・レベル）
- 繰り返し回数：2～16
- バンク入れ替えによるレイテンシの削減
- 平均スループット増加と低消費電力化のための繰り返し停止機能内蔵
- メモリ対ロジック使用バランシング・オプション
- エンコーダとデコーダコア
- FPGA、ストラクチャードASICやASICに対応
