HSDLC HDLC/SDLC Protocol Controller Core
● 概要
HSDLC IPコアは、Highレベル・データリンク制御（HDLC）、および、同期データリンク制御（SDLC）プロトコルのコントローラを実装しています。SDLCモードで動作するIntel® 8XC152グローバル・シリアルチャネル（GSC）をベースとし、ホスト・プロセッサ制御下でのHDLCまたは独自のフレーム伝送をサポートする機能を追加しています。
このコアはホスト・プロセッサの周辺機器として動作し、最新プロセッサと旧式プロセッサの両方に容易に統合できます。制御レジスタとステータス・レジスタは、APBまたは汎用80C51ライクなバス・インターフェースを介してアクセス可能で、包括的な割り込み信号セットにより割り込みベースの動作が可能です。
このコントローラは高い柔軟性を備えており、多様なシリアル・リンク構成に対応できます。送信用と受信用の2つの独立したインターフェースを提供し、両方のインターフェースからリンク・ドライバに制御信号を供給することで、全二重および半二重通信をサポートします。コントローラはハードウェア・フロー制御信号（RTS/CTS）を使用するようにプログラムでき、衝突検出も可能です。ボーレートはプログラム可能で、リンク・ドライバとコアのクロック周波数によってのみ制限されます。コアは受信したシリアルデータから受信クロックを生成するか、外部から供給される受信クロックを使用します。
HSDLCには、通常版と機能安全版の2種類があります。機能安全版は、トリプル・モジュラー冗長（TMR）を実装し、シングル・ビットのアップセットやエラーに対する完全な耐性を備え、DO-254規格の設計保証レベルA（DAL-A）に準拠しています。
HSDLCコントローラコアは再利用を前提に設計されており、厳密な検証され、スキャン対応です。シリアル・リンクを管理するように設計されていますが、コアにはラッチやトライステートは含まれておらず、単一のクロックドメインで完全に同期しています。コアはVerilog RTLまたはターゲットFPGAネットリストとして提供されます。サンプルスクリプト、包括的なテストベンチ、詳細なドキュメントなど、実装に必要なすべてのものが納品物に含まれています。
● 機能一覧
- SDLCおよびHDLC（ISO 13239）伝送プロトコルに対応したコントローラ
- Intel® 8XC152グローバルシリアルチャネル（GSC）をベースとし、SDLCモードで動作
- HDLCおよび独自シリアルプロトコルにも対応。
● 機能安全強化版 DO-254/DAL-A バージョン（オプション）
- すべての内部レジスタにTMRを実装
- 完全なDO-254認証データパッケージが付属
● 柔軟なフレームフォーマット
- プリアンブル・パターンとプリアンブル長をプログラム可能
- フレーム間隔をプログラム可能
- シングル・バイトまたはダブル・バイトのアドレス・フィールド
- マルチキャストおよびブロードキャストを可能にするアドレス・フィルタリング
- 生データ送信および受信テストモード
- バックtoバック送信およびバックtoバック受信
- NRZ、NRZI、バイフェーズS、およびマンチェスター方式のデータ・エンコードおよびデコード
- ビット・スタッフィングおよびビット・ストリッピング
- 16ビット（CRC-16、CCITTまたはIBM）および32ビット（CRC-32）フレームチェック・シーケンス
- CRC、ビット・スタッフィング/ストリッピング、およびアボート/アイドルシーケンス検出を個別に有効/無効に設定可能
- 受信側FIFOパケットカウンタ
● 柔軟なシリアル・リンク・インターフェース
- 全二重または半二重
- ボーレートをプログラム可能
- モデム制御(RTSn/CTSn)
- 衝突検出
- 内蔵ボーレートジェネレータ、またはストローブ付き外部送信クロック
- 自動受信クロックリカバリ、またはストローブ付き外部受信クロック
● 容易な統合
- 割り込みベースまたはポーリングベースの動作に対応
- サイズ、送受信FIFOの設定が可能
- 80XC152互換の制御ステータスレジスタ
- APBまたはAXI4-Liteに対応
- 32ビットタイマー/カウンタ
- 32ビットAPB3インターフェース
- 独立したAPBクロックとタイマークロック
- プログラマブルプリスケーラ（合成時にビット幅を定義）
- ワンショット、オートリスタート、連続動作モード
- マスク可能な割り込み
- 2つの割り込み出力：1つはAPBクロックに同期、もう1つはタイマークロックに同期
- OSやユーザータスクのスケジュール設定、または高精度な時間基準として最適
