● 概要

8051 IPコアは、MCS®51インストラクション・セットを実行する8051互換マイクロコントローラです。

R8051XC2 IPコアは、マシン・サイクル毎シングル・クロック換算で、インストラクション毎、平均2.12マシン・サイクルを必要とします。　Dhrystone 2.1テストでは、オリジナルの8051と比較して、同じクロック周波数で、9.4から12.1倍の速さで実行することが示されます。90nmのASICでは430MHz動作が可能ですので、80C51チップと比べて400倍のスピードアップが達成します。

コンフィグラブルのコアは、豊富なオプション機能とペリフェラルを有します。設計者は、すべてのオプションが含まれ簡単に構成変更ができる完全バージョン、発注時に要求オプションを指定するカスタムの構成固定バージョン、用意されている特定構成バージョンの中から最適なコアを選択できます。

システム開発は、オプションのオン・チップ・デバッガ回路によって円滑に行うことができ、デバック機能は、KeilとIARの開発キットによってサポートされています。

このコアは、1997年からの数百の8051 IP顧客を持つCAST社の経験に基づいて構築されています。ASIC、ストラクチャASIC、FPGAで簡単に再利用できるように設計され、立ち上がりエッジ・クロッキング（オプションのデバック機能とSPIモジュールを除き）の完全同期設計、同期リセット、内部トライステート無しです。90nmのASICでは、8,000から71,000ゲートの規模になっています。

コアは、Intel社、Lattice社、MicroSemi社、Xilinx社のFPGA、あるいは、どんなASICにもマッピング可能で、最適化されています。

● アプリケーション

8051は、引き続き多くのアプリケーションで、厳密でコスト・メリットのあるソリューションで、特に柔軟性のあるR8051XC2は、多くのシステムで最良の選択肢になっています。　適応例は、複雑なシステムのデータ管理制御、アナログやセンサー・チップのインターフェース制御などがあります。

● バージョンの種類

8051コアの3つのバージョンがあります。以下のブロック・ダイアグラムをご参照ください。

R8051XC2-F 　すべてのオプションを含んでいて、RTL版ではユーザで構成を変更できます。（FPGA向けのネットリスト版は、ユーザ変更ができませ。）.

R8051XC2-A 　オリジナルのIntel　8051のペリフェラルに沿ったオプション：64KBメモリ・インターフェース、2つのタイマー、1つのシリアル・ポート、4つのパラレルI/Oポート、2レベルの割り込みコントロール、2つのDPTRレジスタ、を含みます。これらの構成は変更可能です。

R8051XC2-B 　 Infineonの80515/80517のペリフェラルに沿ったオプション：64KBメモリ・インターフェース、3つのタイマー、2つのシリアル・ポート、4つのパラレルI/Oポート、ワッチドック・タイマー、乗算-割算ユニット、2つのDPTRレジスタ、を含みます。これらの構成は変更可能です

R8051XC2-F Block Diagram

R8051XC2-A Block Diagram

R8051XC2-B Block Diagram