CACHE-CTRL (AHB Cache Controller)

● 概要

CACHE-CTRL IPコアは、メモリ・サブシステムへの32ビット・スレーブ・プロセッサ・インターフェースと32ビット・マスタ・インターフェースを提供する、柔軟性の高いキャッシュ・メモリ・コントローラです。プロセッサおよびメモリインターフェースはネイティブにAHB5に対応しており、AHB-liteへのダウングレードも容易です。

このキャッシュ・コントローラコアは、4ウェイ・アソシアティブ・キャッシュ・メモリをサポートし、LRU（Least Recently Used：最小使用頻度）置換ポリシーを実装しています。キャッシュ・ライン数とキャッシュ・ライン幅は、合成時に設定可能です。このコアは読み出しアクセスのみをキャッシュし、キャッシュされたメモリ位置への書き込みアクセスが発生した場合は、キャッシュされたデータを無効化します。

このコアは、特殊なSRAMモジュールを必要とせず、標準的なシングル・ポートSRAMのみを使用するため、あらゆるテクノロジーへのキャッシュ・コントローラのマッピングは容易です。さらに、立ち上がりエッジ・トリガのフリップフロップのみを使用し、内部トライステート回路を含まないため、スキャン対応設計となっています。標準的な32ビットAHBインターフェースを使用し、クロック・ゲーティングをサポートしているため、コアの統合は容易です。 CACHE-CTRLコアは堅牢な検証を経ており、シリコン上での動作も確認済みです。

CACHE-CTRLは、キャッシュレスの組み込みプロセッサ、DSP、ASIPに、シングル・レベルまたはマルチ・レベルのキャッシュ・メモリを追加するために使用できます。これにより、フラッシュ・メモリ、EEPROM、DRAMなどの比較的低速または高消費電力のメモリ・リソースへの読み出しアクセス時間と帯域幅を削減できます。例えば、BA2x、RISC-V BA51、ARM Cortex-Mなどの組み込みプロセッサは、チップ外のNORフラッシュ（XIP）から直接コードを実行でき、チップ外アクセスに伴う一般的なパフォーマンスや消費電力の低下を最小限に抑えることができます。

●  機能一覧

• キャッシュを搭載していない組み込みプロセッサ、DSP、ASIPに、シングルレベルまたはマルチレベルのキャッシュメモリを追加します。
• DRAM、フラッシュメモリ、EEPROMメモリへのアクセス時間を短縮し、帯域幅を削減します。また、一般的な電力消費やパフォーマンスの低下を招くことなく、XIP（Xisting IP）を実現します。

● キャッシュパラメータ

• 4ウェイセットアソシアティブキャッシュ
• LRU（Least Recently Used：最小使用頻度）置換ポリシー
• 合成時に設定可能：
  • キャッシュライン数
  • 1ラインあたりのワード数
• 32ビットワード
• 書き込みアクセスが発生した場合、キャッシュの内容を無効化します。

● 容易な統合と実装

• AHB5またはAHB-liteインターフェース
  • プロセッサ側32ビットスレーブポート
  • メモリシステム側32ビットマスターポート
• シングルポートSRAMを4個使用：特別なRAMは不要
• スキャン対応設計
• クロックゲーティングをサポート