CAST社のH.264のIPコアは、ハードウェア実装のベースライン・プロファイルのH.264 AVC標準 （レベル4.1）、または、MPEG-4 Part 10 としして知られているビデオ・エンコーダです。コアは、8ビット4:2：0のビデオソースを必要に応じて圧縮し、標準規格のH.264 Annex B NALバイト・ストリームを出力します。
H.264のコアは、1080pのHDTV映像まで処理することができます。これ は、指定したビット・レートで可能な限り最高の品質を実現する固定ビット・レート（CBR）圧縮、あるいは、指定した品質レベルを常に満たす可変ビット レート（VBR）圧縮を行います。独自のCBRアルゴリズムは、ユーザがビットレートを制御でき、高速実行し、視覚的にそして計測上良い画質を達成可能です。
コアは、ホスト・プロセッサから独立して動作します。小さく電力効率のよい設定でありながら、符号化パラメータとビット・レート選択をプログラム可能で す。柔軟な外部メモリ・インタフェースは、SRAM、SDRAM、またはDDRAMに対応します。そして、通常の共有バスアーキテクチャに存在する大きな 遅延とレーテンシの許容範囲が広がっています。
コアは、再利用性と信頼性に考慮して設計されていて、また、厳密に検証されています。シ ステム・インテグレーションは、ソフトウェア・ビット精度モデル（BAM）、完全なハードウェア/ソフトウェア・リファレンス設計システムなどの追加支援 を含む、コアの完全な検証環境によって容易に行うことができます。
| CAST H264-E コア - ASIC実装結果 | ||||
|---|---|---|---|---|
| ・レイアウト前、プロセスのワースト条件での合成結果 ・内部メモリは、1920x1080の解像度に対する値 |
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| ASIC Technology |
NAND2ゲート 換算 |
Fmax (MHz) |
スループット （MPixels/s) |
メモリ （kbits） |
| TSMC 130nm | 640 K | 275 | 112 | 700 |
| TSMC 90nm | 550 K | 333 | 136 | 700 |
| CAST H264-E コア - XILINX FPGA実装結果 | |||||
|---|---|---|---|---|---|
| Xilinx デバイス | スライス | Fmax (MHz) |
スループット （MPixels/s) |
BRAM | DPS48 |
| Spartan-6 6SLX150-3 |
17,930 | 90 | 36 | 93 RAMB16 | 51 |
| Virtex-5 5VLX155-3 |
19,910 | 255 | 90 | 30 RAMB36, 25 RAMB18 |
55 |
| Virtex-6 6VLX130T-3 |
17,535 | 255 | 90 | 25 RAMB36 55, 46 RAMB18 |
55 |
| CAST H264-E コア - Altera 実装結果 | |||||
|---|---|---|---|---|---|
| Altera デバイス | LEs/ALUTs | Fmax (MHz） |
スループット （MPixels/s) |
メモリ | DSP |
| Cyclone-III EP3C120-C7 |
89,400LEs | 155 | 63 | 137 M9Ks | 68 9bits |
| Cyclone-IV EP4CE115-C7 |
89,504LEs | 155 | 63 | 137 M9Ks | 68 9bits |
| Straix-III EP3SE110-C2 |
73,209LEs | 220 | 90 | 105 M9Ks, 2M 144Ks |
66 18bits |
| Strafix-IV EP4SE230-C2 |
75,506LEs | 260 | 106 | 104 M9Ks, 2M 144Ks |
66 18bits |
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● アプリケーション |
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| H264-Eコアは、SDからHDビデオまで効率的に処理し、監視カメラ、モニタ、ビデオ会議、ビデオONデマンドのストリーミングを含む、広範囲のアプリケーションに最適です。 | ||
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● 特徴 |
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| H.264ビデオ・エンコーディング | ||
| ■ | ISO / IEC 14496-10/ITU-T H.264のベースライン仕様に完全準拠 （MPEG-4パート10ビデオコーディング） |
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| ■ | 最大4.1に表示レベル | |
| ■ | 柔軟な4:2:0 ビデオ入力 | |
| ■ | ライン・ベース・プログレッシブ・スキャン ・ ライン・ベース・インターリーブ・スキャン ・ マクロブロック・スキャン |
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| ■ | H.264の処理に必要なビデオ入力からマクロ・ブロック形式への自動変換 | |
| ■ | ITU - T H.264 AnnexB準拠のNALビデオ・バイト・ストリーム生成 | |
| ■ | QCIFサイズからHD解像度の最大圧縮効率 | |
| ■ | プログラマブルなビット・レート制御 ・可変ビットレート圧縮 ・固定ビットレート圧縮 |
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| ■ | 単一参照フレーム | |
| ■ | 高度なインター予測 ・ クォータ・ペル精度 ・ 可変ブロック・サイズ ・ ブロック・スキップ ・ 32×32捜査領域（２次元方向に最大-16.75/+15.75整数ペルのモーション・ベクトル） |
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| ■ | 高度なイントラ予測モード ・ すべての4種類のイントラ 16×16輝度予測モード ・ すべての4種類のイントラ予測 8x8のクロマモード ・ すべての9種類のイントラ 4x4輝度予測モード |
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| ■ | インター・スライスのイントラ予測 | |
| ■ | エラー回復を強化するためのマルチスライス機能 | |
| ■ | 優れた圧縮と品質のための高度なモード選択 | |
| ■ | CAVLCエンコーディング | |
| ■ | In-Loopデブロッキング・フィルタ | |
| システムインテグレーション | ||
| ■ | プロセッサに依存しない、スタンドアロン動作 | |
| ■ | 柔軟な外部メモリインタフェース | |
| ■ | 低レイテンシ | |
| ■ | ビット精度Cモデル | |
| ■ | システムのハードウェア/ソフトウェア・パッケージのリファレンス・デザイン | |
● ブロック図
● 機能概要
H264-Eコアは、1080pのHDTV映像を処理できるH.264のベースラインのビデオ圧縮アルゴリズ対応のハードウェアIPです。これは、図に示すように複数の機能ブロックで構成されています。
各ピクセルブロックに対して、イントラ予測ユニットが適切な予測を生成します。 Pフレームの場合には、動きベクトル予測ユニットも、4分の1ピクセル単位の精度で、予測を生成します。それぞれのユニットの予測コストは、ラグランジュ の未定乗数を用いて推定され、エンコーディングの為のベスト値が選択されます。
剰余情報は、現在のブロックと予測の差から計算されます。そして、固定或いは可変ビットレート計算が適用されます。データは、エントロピー符号化ユニットによるエンコードの為に、変換され、量子化されます。
変換及び量子化された剰余情報は、将来のPフレームのエンコード中に使用される基準フレームの再構築にも使用されます。 これは、剰余情報の逆量子化と変 換によって得られから再び予測値値に追加されます。最後に、再構築されたフレームが、ディブロッキング・フィルタリング行い、外部メモリに保存されます。
コアは、低データレートのアプリケーションに重要な、マクロブロック・スキップを実行することができ、ストリームを圧縮のエラー耐性を強する複数のスライスをサポートします。
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● 納品物 |
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| コアは、ASIC（合成可能なVHDL RTL）とFPGA（ネットリスト）の形式で提供可能。 ASICバージョンには以下のものが含まれています |
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| ■ | VHDLのRTLソースコード | |
| ■ | 合成スクリプト | |
| ■ | シミュレーションスクリプト、ベクトルと期待される結果 | |
| ■ | HDLのテストベンチ | |
| ■ | ソフトウェア（C）ビット精度モデル（BAM） | |
| ■ | 詳細な仕様を含むユーザマニュアル及びシステム・インテグレーション・ガイド | |
