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Xilinx 社の最新 ISE Design Suite に、 Verific 社の業界標準の

RTL 言語フロントエンドが採用

〜業界デファクトのソフトウエアを、 Xilinx 社がインテグレーション 〜
 
株式会社スピナカー・システムズ
 

ALAMEDA, カルフォルニア -- Verific Design Automation社(www.verific.com) は、同社の RTL(register

transfer level ) フロントエンドを、 最新の Virtex 6  と Spartan 6 FPGA 設計の強固な RTL言語サポートを装備する、最新の ISER Design Suite 向けに、 Xilinx 社がライセンスしたと発表しました。

Xilinx 社は、 Verific のデファクト標準の Verilog と VHDL パーサ、アナライザ、エラボレータを インテグレーションしました。 Xilinx 社の論理合成、 シミュレーション、 および、デザイン・エントリ製品に、標準、

実証済、強固な RTL フロントエンドが装備されます。  業界最先端の FPGA 設計環境の最新リリースで

ある ISE Design Suite 11 は、論理設計、 DSP 設計、エンベッデット設計と完全なシステムレベル設計用の完全かつドメイン特定の次世代の開発環境です。

「 Verific 社は、我々がその価値を大いに評価する専門知識を有する例外的な技術パートでした(過去&現在も)」。  Xilinx 社の対話的な設計ツールの上級ディレクタである Dan Gibbons 氏のコメントです。「 Verific 社は、高品質の RTL フロントエンド・ソフトウエアを提供し、 ISE Design Suite の卓越した機能と

有効性の差別化を助けてくれました。我々はコア・コンピタンス(中核業務)に専念することができました」。

Verific 社のソフトウエアは、過去 10 年以上の間、 Xilinx 社の ISE Design Suite のような、アナライズ、検証、論理合成、設計変更等の、 EDA および FPGA ツールのフロント・エンドのとして使われてきました。 そのコードは、プラットフォーム非依存の C++ で記述され、 Solaris 、 HP-UX 、 Linux と Windows プラットフォームにコンパイルされます。ライセンスの提供物は、ソースコートで、技術サポートと保守が含まれています。

Verific Design Automation 社とは

Verific Design Automation 社は、アラメダ( Alameda ) / カルフォルニアと、カルカッタ / インドにオフィスを持ち、 SystemVerilog 、Verilog 、および、VHDL のフロントエンド・ソフトウエアのリーディング提供会社で、 1999 年に EDA 業界のベテラン Rob Dekker 氏によって設立されました。 Verific のソフトウエアは、論理合成、シミュレーション、フォーマル検証、エミュレーション、デバッキング、バーチャル・プロトタイピング、テスト設計等のアプリケーションの中で使われています。世界中で、4万コピー以上の製品が出荷されています。日本では、株式会社スピナカー・システムズが、代理店として営業、サポート業務を担当しています。

Verific Design Automation Tools Deliver Industry-Leading RTL Language Support for Xilinx ISE Design Suite

〜De Facto Standard Software Licensed, Integrated by Xilinx 〜

ALAMEDA, Calif.--(BUSINESS WIRE)--Verific Design Automation (www.verific.com) today announced that its register transfer level (RTL) front ends have been licensed by Xilinx (www.xilinx.com) for the latest version of ISER Design Suite, equipping Xilinx customers with robust RTL language support for the new Virtex 6 and Spartan 6 FPGAs.


Xilinx has integrated Verific’s de facto standard Verilog and VHDL parsers, analyzers and elaborators to provide a common, proven and reliable RTL front end for its synthesis, simulation and design entry products. ISE Design Suite 11, the latest release of the industry-leading environment for FPGA design, delivers a new generation of complete, domain-specific development environments for logic design, DSP design, embedded design and complete system level design.


“Verific has been an exceptional technology partner with a team whose expertise we value,” notes Dan Gibbons, Xilinx’s senior director for Interactive Design Tools. “Verific has delivered high-quality RTL front-end software to help us differentiate ISE Design Suite’s superior capabilities and benefits and allow us to focus on our core competencies.”


Verific’s software serves as the front end to electronic design automation (EDA) and FPGA tools such as Xilinx’s ISE Design Suite to analyze, verify, synthesize and modify designs for the past 10 years. Its products are written in platform-independent C++ that compiles on Solaris, HP-UX, Linux and Windows platforms. Each is licensed as source code and comes with support and maintenance.

About Verific Design Automation

Verific Design Automation, with offices in Alameda, Calif., and Kolkata, India, is a leading provider of SystemVerilog, Verilog and VHDL front-end software founded in 1999 by EDA industry veteran Rob Dekker. Verific’s software is used worldwide in synthesis, simulation, formal verification, emulation, debugging, virtual prototyping, and design-for-test applications, which combined have shipped more than 40,000 copies. Corporate headquarters is located at: 1516 Oak Street, Suite 115, Alameda, Calif. 94501. Telephone: (510) 522-1555. Facsimile number: (510) 522-1553. Email: info@verific.com. Website: www.verific.com.

Verific Design Automation acknowledges trademarks or registered trademarks of other organizations for their respective products and services.

 
 
本プレスリリースの問い合わせ先
株式会社スピナカー・システムズ マーケティング部
(電話)045-478-3803
(ファックス)045-478-3809
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