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IP / 無線通信・信号処理
エラー訂正 エンコーダ・デコーダ
 
 
TC1700 : Multi-mode Turbo Decoder for 3GPP-HSPA, 3GPP-LTE and WiMAX 16e/m

TC1700は、下記の3つの物理層規格をサポートしたターボデコーダです。

  • 3GPP-HSPA
  • 3GPP-LTE
  • WiMAX IEEE802.16e
  • 本IPコアはASICおよびFPGAターゲットに最適化されています。ベース・ステーションまたはCPEレシーバに実装することができます。ユニークなアーキテクチャの採用によって、柔軟性や機能セットの制限なしに、独立したシングルモードのコアと比較して、50%以上のシリコン面積の削減を実現しています。
    このコアは、4GのSOCリーディング・メーカに採用されたシリコン実証済みのアーキテクチャにをベースに設計しました。

     
    デコーダ特徴
      3GPP HSPA +完全サポート
    ・ ブロックサイズの範囲:40から5114ビット
    ・ レートマッチング
      3GPP LTE規格完全対応
    ・ ブロックサイズの範囲:40から6144ビット
    ・ レートマッチング:ディパンクチャとサブ・ブロック・ディイン  タリーブ
    ・ CRCデコード
      IEEE802.16d/e WiMAX規格の完全サポート
    ・ 最大ブロックサイズ:60または600バイト(選択可能)
    ・ ディパンクチャとサブ・ブロック・ディインタリーブ
      物理層モード(HSPA +は/ LTEの/ WiMAX)、ブロック長及び繰り返し回数はのブロック毎に設定変更可能
      4回繰り返しで最大500 Mbpsのデコード・スループット
      平均繰り返し回数を減らすための動的繰り返し演算停止機能
      バンク・スワップによるレイテンシの削減
      外部メモリが不必要
      チャンネルBER推定
      選択可能な量子化レベル - 合成前(4からの8ビットのLLR量子化)
      低消費電力
      ASICコア:VerilogまたはVHDLのRTL
      FPGAコア:アルテラ、ラティス、ザイリンクスディバイス対応
      シリコン実証済
    TC7000-LTE: 3GPP-Long Term Evolution (LTE) Turbo Decoder

    TC7000 - LTEは、3GPP/LTE仕様に最適化された畳み込みターボ符号(CTC)デコーダです。エラー訂正性能とコアの複雑さに対する様々なトレードオフを満たすために、いくつかのアルゴリズムのオプションが提供されています。デコーダのアーキテクチャは、すべてのブロックサイズに対して、高スループットを達成できるようになっています。 並列デコード・アーキテクチャ(*)で下記に4つのスループット・プロファイルを提供しています。

  • 1プロセッサ・コア:25 Mbps
  • 2プロセッサ・コア:50 Mbps
  • 4プロセッサ・コア:100 Mbps
  • 8プロセッサ・コア:200 Mbps
  • (*)スループットはご選択されたデバイスに依存し、ブロックサイズと繰り返し回数によって異なります。ここでは4回繰り返しの場合の典型的な数字が示されています。

     
    特徴
      納品物は、エンコーダとデコーダコア
      3GPP - LTE準拠
    ・ ブロックサイズ:40から6144ビットのペイロード、瞬時に切り替え可能
    ・ サブ・ブロック・ディインタリーバ対応
    ・ CRCチェック内蔵
      浮動小数点のエラー訂正パフォーマンスに近似する性能
      高スループットのMax-Log-MAPアルゴリズム
      効率的で柔軟なLog-MAPアルゴリズム・オプション
      合成する前に、マルチ・プロセッサ・アーキテクチャ及びスループットレベルの選択が可能。( 25から200 Mbps以上のデコード)
      パフォーマンスの劣化なしに、平均繰り返し回数を減らすため最適化された繰り返し演算停止機能
      ブロック長と繰り返し回数の瞬時変更
      低レイテンシ
      シングルFPGAコア(外部メモリが不必要)、ザイリンクス、アルテラ、ラティス・デバイス対応
      ASICコア:VerilogまたはVHDLのRTLコア
      シリコン実証済
    TC7100: 3GPP Turbo Decoder

    TC7100は、3GPP仕様に最適化された畳み込みターボ符号(CTC)デコーダです。3GPPで指定されたすべてのターボ符号のオプションとブロックサイズを対応しています。コアは自己完結型で、外部メモリバンクを必要しません。デコードのスループットは、通常15Mbit/sです。コアは、FPGAやASICに実装可能であり、シリコン実証済みです。

     
    特徴
      3GPP仕様準拠
      ブロックサイズ:40から5144ビット、瞬時に切り替え可能
      浮動小数点のエラー訂正パフォーマンスに近似する性能
      Max-Log-MAP とLog-MAPアルゴリズムの選択
      平均繰り返し演算回数を減らすために最適化された繰り返し停止機能
      ブロック長と繰り返し回数は瞬時変更可能
      低レイテンシ
      シングルFPGAディサイン(外部メモリが不必要)、ザイリンクス、ア ルテラ、ラティス・デバイス対応
      ASICコア:VerilogまたはVHDLのRTLコア
      シリコン実証済
    TC1000-WiMAX: IEEE802.16d/e CTC Decoder

    TurboConcept社のTC1000 - WiMAXは、固定およびモバイルWiMAXターボコード(CTC)の業界基準です。本IPは、多数業界のリーダー(プレスリリース参照:http://www.turboconcept.com/pdf/Sequans_TurboConcept_Wimax.pdf)に採用され、基地局(FPGAコア)とユーザー端末(ASICコア)の両方で使用されています。コアは、浮動小数点に近いBER性能を提供し、様々なセル・サイズとシステム容量に対処するため、3つのスルー・プットレベル(5回繰り返しで50から200 Mbps)バージョンがあります。

     
    特徴
      IEEE802.16d-2004(固定)準拠
      IEEE802.16e-2005(携帯)準拠
      H-ARQ方式のブロック・サイズを含むすべてのブロックサイズ対応
      3つのスループット・レベル("2倍"、"4倍"または"8倍速")、5回繰り返し時50から200 Mbps
      繰り返し演算の早期中止機能
    ・ 消費削減電力
    ・ + 60%の平均スループット増加
      先進なアーキテクチャ -> 複雑さ削減
      量子化幅を選択可能 -> 3から8ビット
      符号化率、ブロックサイズと繰り返し回数をOn-The-Fly切り替え可能 (Block-by-Block)
      バンク入れ替えによる(2つの入力バッファ)レイテンシの削減
      動作時のBER監視機能
      CPUインターフェイス
      エンコーダ・コアも含まれる
      ディパンクチャとサブ・ブロック・ディインタリーバ
      一つのFPGAに実装、ザイリンクス、アルテラ、ラティス・デバイス対 応
      ASICコア:VerilogまたはVHDLコアで提供
      シリコン実証済
    TC4200-WiMAX: IEEE802.16e LDPC Decoder

    TurboConcepts社の TC4200-WiMAXのコアは、WiMAX(IEEE 802.16eに)仕様に最適化された、高速Low Density Parity Check code(LDPC)デコーダです。特許取得済みのデコード・アーキテクチャは、小デバイスで、高いスループットを実現し、理想に近いビットエラーレート(BER)の性能を提供します。 2種類のバージョンを用意しています(*)

  • 75 Mbpsのビットレートを対応するデコード
  • 150から200 Mbpsのビットレートを対応するデコード
  • (*)スループットは選択されたデバイスに依存し、ブロックサイズによって異なります

     
    特徴
      浮動小数点近似のビットエラーレート(BER)特性
      IEEE802.16e-2005(携帯)で指定された、すべてのLDPC符号のオプション対応
      2種のスループット・レベル:75と150-200Mbits/s デコード・レート
      繰り返し演算の早期中止機能
      小面積で高スループットを達成(アーキテクチャ特許取得済)
      符号化率、ブロックサイズと繰り返し回数をOn-The-Fly切り替え可能 (Block-by-Block)
      低レイテンシ
      一つのFPGAに実装、ザイリンクス、アルテラ、ラティス・デバイス対応
      ASICコア:VerilogまたはVHDLコアで提供
    TC4500:DVB-T2 LDPC+BCH Decoder

    TC4500コアは、DVB-T2仕様に準拠しています。L1信号モードを含む、すべてのFECと変調オプションを対応します。コアは、低複雑度のアーキテクチャを使用、FPGAやASICに実装可能です。

     
    特徴
      I / Qデマッピング機能内蔵(BPSK、QPSK、16QAM、64QAM、256QAM)
      ビットdeinterleaver(16、64、256 QAMs)
      内側LDPCデコード
      外側BCHデコード
      16Kbitsと64Kbitsのフレームサイズ対応
      L1 PreとPostシグナリング・モード対応
      シンドローム・ベースのLDPC繰り返し演算終了
      フレームエラー検出表示
      SNR推定機能内蔵
    TC4300: China Multimedia Mobile Broadcasting (CMMB) LDPC decoder

    TC4300は、中国マルチメディアモバイル放送(CMMB)仕様に最適されたLDPCデコーダです。コアは、スタンドアロンモジュールで、外部メモリを必要しません。主流FPGAやASICデバイスがターゲットです。 2種類のスループット・レベル(*)バージョンがあります。

  • 低複雑度コア:75 Mbps
  • ハイ・スループット・コア:150 Mbps
  • (*)スループットは選択されたデバイスに依存し、繰り返し回数によって異なります

     
    特徴
      中国マルチメディアモバイル放送(CMMB)仕様に準拠
    ・ ブロック・サイズ: 9216ビット
    ・ 符号化率: 1 / 2と3 / 4
      浮動小数点近似の誤差補正性能
      繰り返し演算の早期中止機能
      小面積で高スループットを達成(アーキテクチャ特許取得済)
      コードレートと繰り返し数のOn-The-Fly変更可能
      低レイテンシ
      シングルFPGAディサイン(外部メモリが不必要) ザイリンクス、アルテラ、ラティス・デバイス対応
      ASICコア:VerilogまたはVHDLのRTLコア
      デコーダ検証用のエンコーダの提供
    TC4400: ITU-Ghn LDPC encoder/decoder Cores

    TC4400コアは、ITU - Ghn(有線ホームネットワーク)仕様に完全に準拠したですLDPCデコーダです。コアは、ASICおよびFPGAデバイスに実装可能です。 汎用性の高いターボ/LDPC符号のアーキテクチャで、HomeplugAV仕様のオプションも提供されています。対応するLDPCエンコーダもあります。

     
    特徴
      ビットLLRの入力インタフェース
      繰り返ハンドリング(バッファとインターフェイス)
      デコード・ビットレート:1 Gbps(Ghnモード)と600 Mbpsの(HomeplugAVモード)まで
      繰り返し演算停止機能
      ブロック・サイズ:168から4320のペイロード・ビット
      対象コード・レート :1 / 2、2 / 3、3 / 4、5 / 6、16/18、20/21
      HomePlug-AVターボ・デコーダ・オプション
      フレーム単位で符号化率とサイズをプログラミング可能
      ASICコア:VerilogまたはVHDL RTLコード
      シングルFPGAディサイン(外部メモリが不必要)、ザイリンクス、アルテラ、ラティス・デバイス対応
    TC1000: Industry Reference DVB-RCS Turbo Decoder

    TC1000は、双方向対話式衛星システム用のDVB-RCS標準対応のターボ符号を実装しています。このターボ符号は、ブロック・サイズと符号化率の組み合わせの柔軟性を提供し、効率的なマルチ・ユーザ・システムと低遅延を実現可能。TurboConcept社のTC1000エンコーダ/デコーダコアは、FPGAリソースの最適なスループットと使用率トレードオフを提供します。DVB-RCSの典型的な使用例として、一つの高スループット・デコーダコアが、多くのユーザとの周波数帯域で共有されるハブ(基地局)があります。低コストFPGAデバイスまたはASICに実装できるコアは、端末側でも効率的なソリューションです。 TC1000は、業界基準であり、今日の多くのRCSのやRCS-likeシステムに装備されています。

    FEC技術:

    • 2次元並列連結の畳み込み符号、8ステート
    • デュオ・バイナリ(各エンコーディングのサイクルでの入力ビットのペアで構成されたトレリス)
    • 柔軟なブロック・サイズ(16〜216ペイロードバイト、より大きいまたはカスタムサイズに拡張可能)
    • 符号化率の柔軟性(1/3、2/5、1/2、2/3、3/4、4/5、6/7)
    • 短から中程度ブロック・サイズに対するよいBER性能
     
    特徴
      DVB-RCS完全サポート
      カスタム・ブロックサイズと符号化率
      3つのスループットレベル("2倍"、"4倍"または"8倍速")、5回繰り返しで40から120Mbps
      先進なアーキテクチャ - 低複雑度
      量子幅を選択可能 - 3から8ビット
      符号化率、ブロックサイズ、繰り返し回数の瞬時変更(Block-by-Block)
      バンク入れ替えによる(2つの入力バッファ)レイテンシの削減
      動作中のBER監視
      マイクロ・コントローラ・インターフェイス
      シングルFPGAコア、ザイリンクス、アルテラ・デバイス対応
    TC4000: DVB-S2 Decoder

    TC4000 LDPC+ BCHデコーダは、シャノン近似のEb/N0のパフォーマンスを導く、強力な誤り訂正方式を実装しています。本IPコアはDVB-S2仕様(ETSI発明302307)に完全準拠し、TurboConcept社の先進的なLDPC復号器のアーキテクチャをベースにしています。コアに下記機能を含まれています。

    • ソフトLLR値に、I/Qのデマップ機能 - QPSK、8PSK、16と32APSK対応
    • ブロック・ディインタリーバ (8PSKおよびAPSK変調)
    • 高速繰り返しLDPCデコード
    • BCHデコード
    • ベースバンドの機能のオプション - ディスクランブル、CRCデコードまたはTSインタフェース

    FECエンコーダも提供可能。コア単体として提供、またはCommsonicのDVB-S2変調器に統合

     
    特徴
      CCM、VCM、ACMモードのサポート
      30、45、63 Mbaudのバージョン(他のプロファイルのあり)
      16Kと64Kビットのフレーム対応
      他の変調器で使用するためのビットLLRの入力はオプションでご対応
      シンドローム・ベースのLDPC繰り返し演算中止
      符号化率、変調方式、ブロック・サイズのフレーム毎プログラミング可能
      フレーム・エラー検出表示
      内蔵のSNR推定
      NCR同期のフレーム・カウンタ
      Commsonic CMS0014 DVB - S2デモジュレータコアとのインターフェイス
      デバイスの効率的なロジック使用率
      FPGA、ストラクチャードASICやASICに対応
    TC6000: CCSDS Turbo Decoder

    FEC技術:CCSDS

    • 並列連結、畳み込み符号、16ステート
    • バイナリ入力に基づいたトレリス
     
    特徴
      柔軟なブロックサイズ:CCSDSで定義されている1784から8920ビット(16384ビットに拡張可能)。瞬時切替可能。
      柔軟な符号化率:CCSDSで定義されている1/2、1/3、1/4、1/6のすべて対応、瞬時切替可能。
      繰り返し回数:2から16。瞬時切替可能。
      CRC(Cyclic Redundancy Check)オプション。瞬時切替可能
      最高の符号化利得のLogマップデコード・アルゴリズム
      バンク入れ替えによる(2つの入力バッファ)レイテンシの削減
      動作時のチャネルBER監視
      マイクロ・コントローラ・インターフェイス
      シングルFPGAコア、外部メモリ不要
    TC3400: High speed / Low Complexity TPC Decoder

    TurboConcept社は、コード・カバレッジとスループット・レベルが選択できるいくつかのTPCデコーダ・コアを提供しています。すべてのコアは、パリティおよび拡張ハミング符号を対応しています。BCHダブル・エラー訂正オプションを選択することも可能です。これらのコードは、通常、非常に低いビット・エラー・レート(BER<1E - 8)範囲でより良いパフォーマンスを提供する一方、より複雑なコアにつながります。低いコード・レート(2 / 3以下)に達成可能な 3次元コードもオプションで対応可能。一般的にTPCソリューションは、非常に低いエンコーダ/デコーダのハードウェア複雑度で最高のスループットを達成するため魅力的です。これらはコアは、高符号化率(3 / 4以上)で、中から大規模なブロック・サイズ(4kから16kのブロックサイズ)に対して、優れたBER性能を提供しています。本質的にターボ畳み込み符号よりも柔軟性は低いですが、大きいブロックサイズと符号化率のセットの際、処理を短縮することができます。

    FEC技術:TPC

    • リティおよび拡張ハミング符号
    • BCHダブル・エラー訂正コード - オプション
    • 3次元コードのサポート - オプション
    • 柔軟なブロックサイズ/コードレートをサポートする為の短縮(Shortening)(行、列、ビット)
     
    特徴
      スループット・プロファイル(4回繰り返し時の符号ビットレート):
    ・ TC3401:最大120 Mbps
    ・ TC3404:最大420 Mbps
      BCHダブル・エラー訂正コード をオプションでご提供。 - BER<1E-8時でより優れたEb/N0を達成
      3次元コード をオプションでご提供。 - 低符号化率(2/3以下)を達成
      行の、列、ビットの短縮により、正確なブロックサイズ適応機能
      瞬時のコード・スイッチ(パケット・レベル)
      繰り返し回数:2〜16
      バンク入れ替えによるレイテンシの削減
      平均スループット増加と低消費電力化のための繰り返し停止機能内蔵
      メモリ対ロジック使用バランシング・オプション
      エンコーダとデコーダコア
      FPGA、ストラクチャードASICやASICに対応
     
       
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