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IP / その他
 
SPC (Synthesizable Programmable Core:合成可能プログラマブル・コア) は、ASIC、SOC向けのソフトFPGA半導体IPです。標準の設計フローに完全に組み込まれ、シームレスにASICsとSOCsの中でプログラマブル・ロジックの使用を可能にするソフトFPGAコアです。
SPCブロック・ダイアグラム
 
SPCは、3つのスケーラブルなサブ・モジュールで構成されています:
   
コンフィギュレーション可能なネットワークで相互接続された、ルック・アップ・テーブル(LUT)
ベースのプログラマブル・コア
   
IPと、ビットストリーム・ロードの制御をつかさどるコンフィギュレーション・インタフェース
   
スタンドアロン製造テストのためのBuilt In Self Test(BIST)ブロック
   
  特徴
  コンフィギュレーション
   
アドレス / データ制御ワード・  インターフェース
  テスト
   
ATPG互換モード
   
BISTエンジン
   
製造検査用のテスト・ベクタ
  論理合成
   
RTLソース(Verilog, VHDL, SystemVerilog) からビットストリームへ
   
タイミング・ドリブンの配置・配線
   
作業の柔軟性をサポートするTCLシェル
   
  技術解説
  合成可能プログラマブル・コア(SPC :Synthesizable Programmable Core) は、ASIC、SOC向けのソフトFPGA半導体IPです。 合成可能プログラマブル・コアの実装を促す大きな要因は、エラー、仕様変更、早期の採用挑戦に関連したリスクの縮小です。 製品化までの時間削減とデバッグ能力が強化される中、クリティカルなブロック開発と検証時間を最小化することができます。 今日の複雑なシステムにおいて、カスタマイズ可能なロジックは、ピン交換、プロトタイプとテストチップ、コ・プロセッサの構成変更、シリコン化後のデバッグ等、エンド・ユーザ・アプリケーションの為のキー要素として自身を明らかにします。
     
  SPC の優位性とメリット
   
RTL設計サイクルの負担軽減
   
スタンドアロンのFPGAsとしての機能: 生産の後、システムの使用中に、現場で回路の訂正または修正をする。 設計(検証)時間を減らしてタイム・ツウ・マーケット時間を削減する。 バグのリスクを軽減し、予備手段や追加保証の実施提案可能にします。
       
   
ASICの寿命を拡張
   
・仕様問題隠匿のための予算
   
・トランジスタ/ゲートレベルで機能をアップグレードできる可能性
   
・ポスト・シリコンASIC設計
       
   

ASICにフォーカス

   

・SPCは、標準のASIC CADツールと設計方法に基づく
 −ASICデザイン・フローに対して一切の制約なし
 −要求される制限の受け入(エリア、回路タイプ)
 −シミュレーション、合成、バックエンド(…)のアクセス

      ・即時結果:
 −ASICデザイン・フローに対して一切の制約なし
 −要求される制限の受け入(エリア、回路タイプ)
 −シミュレーション、合成、バックエンド(…)のアクセス
     
   

移植性の高さ

   
・RTL IP : 新インスタンスのすべてをシリコン検査する必要がない
   
・標準セルの使用 : 埋め込まれるFPGAsは、ASICと全く同じテクノロジで組み立てられる
      ・最新テクノロジ・ノードのフル・カスタム設計は、高いリスクと高コスト
   
・すでにシリコン回路が確認済の標準セルを使ったIPの合成手法は、物質的なデザイン制約の ほとんどを取り除く
   
・最新のテクノロジ・ノードをアクセス可能
 −標準とカスタムのセルの設計ギャップに減らす
 −5から10のメタル層 : FPGAsに十分
   
・標準CADツールは非常に強力になっている
       
   
全体の柔軟性
   
・内蔵FPGAの使用は、ブロック開発の納期遅延を減らすため、最終判断の延期が可能
   
・SPCsのスケール/サイズ/数量は、柔軟な変数
   
・選択が、テクノロジ、プロジェクト戦略とアーキテクチャに左右されない
   
・RTLレベルのすべての事象、すべての決定が、テープ・アウトまで可逆にできる
     
 
 
 
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